数电部分概念总结
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数电部分概念总结 第一章 1.数制的表示方法以及相互之间的转换：十进制数、二进制数、八进制数和十六进制数 2．码制 （1）n位有符号二进制数的编码——正数编码的符号位为0、负数编码的符号位为1。
正数的原码、反码、补码相同。
负数原码的数值位等于二进制真值的绝对值。
负数反码的数值位为二进制真值的绝对值各位取反；
负数补码的数值位为二进制真值的绝对值各位取反后加1。
（2）二——十进制编码——BCD码是用四位二进制码对十进制数符编码，分为8421BCD、5421BCD、2421BCD等有权码和余三BCD、格雷BCD等无权码。
有权BCD码的码符权值叠加后等于其代表的十进制数符值，无权BCD码的码符没有权值意义。
十进制数用BCD码表示时，各码组的位权仍为10的n次幂，例如，个位组码的位权为100、十位组码的位权为1 01、百位组码的位权为102、……。
（3）可靠性代码具有易于交错的编码规则——格雷码相邻码组只有一位码符不同，奇偶校验码的校验位反映了信息位中1符个数的奇偶性（校验位与信息位中1符的总个数为奇或偶）。
第二章 1． 逻辑函数的基本概念和表示方法（真值表、逻辑式、逻辑图、波形图）。
2． 逻辑代数的基本定律（德•摩根定律）和常用公式。
3． 逻辑代数的对偶规则、反演规则、代入规则。
4． 逻辑函数的标准与或表达式（包含函数所有变量的与项）和最小项和式∑mi。
5．一般与或表达式可以通过对与项乘互补缺失变量之和构成最小项表达式。
6．逻辑函数的最简与或表达式是与项最少、与项中变量最少的函数式；
最简或与表达式是或项最少、或项中变量最少的函数式。
8．逻辑函数的化简 （1）公式法化简。
（2）卡诺图法化简。
（3）具有无关项di的逻辑函数表达式及其化简。
第三章 1．TTL逻辑门电路的输入级和输出级都采用三极管。TTL电路的速度高，输出级采用推挽形式，带负载能力强，速度快。
2.CMOS逻辑门是用成对沟道互补（N、P）、开启电压绝对值相同的MOS管组成逻辑门电路。CMOS电路的工作电源范围宽，静态功耗极小、输出摆幅大，抗干扰能力强。
3．OC（集电极开路）或OD（漏极开路）逻辑门的输出为低电平或高阻状态。OC(OD)逻辑门可以互相连接并接上拉电阻后实现“线与”功能（并接后的输出函数等于各OC（OD）逻辑门的输出函数相与）。
4．三态（TSL）逻辑门具有输出使能控制，使电路的输出有高电平、低电平、高阻三种状态，要构成双向数据总线必须采用三态门。
5．当三态门的使能无效时，输出为高阻状态；
当三态门的使能有效时，输出与输入满足逻辑门的运算功能。当三态门输出并接时，任意时刻只能有一个三态门的使能有效。
6．传输门是控制模拟信号的开关器件，从多路模拟信号中选择一路信号必须采用传输门；
而从多路数字信号中选择一路信号可以采用数据选择器、三态门或传输门。
第四章 1． 组合逻辑电路的输出只受当前的输入信号控制，与电路原来的状态无关，电路中没有反馈通路，不含记忆元件。典型组合逻辑功能电路有编码器、译码器、数据选择器、数字比较器、并行多位.加法器、只读存储器等。
2． 编码器的逻辑功能是将N个电平信号编程对应的n位二进制码，其中N≤2n。
3．3线-8线译码器74LS138输入3位二进制码，输出8个表示不同输入码组的低电平有效的信号。当使能有效时，3线-8线译码器的输出是输入码变量全部最小项的反函数。
4．七段显示译码器输入4位二进制代码，输出7个控制数码显示管段极的信号。正常显示时，共阴显示管的公共极接低电位，段极信号高电平有效；
共阳显示管的公共极接高电位，段极信号低电平有效。
5．数据选择器的逻辑功能是根据n位选择码的状态从2n个数据输入中选择一个到输出。如4选1数据选择器74LS153、8选1数据选择器74LS151。
6．当多位数二进制数相加时，每一位的加运算不仅需要考虑本位的两个加数，还要考虑低位的进位，称为“全加”运算。全加器实现的是三个一位的二进制数加法运算，输出一位二进制运算和以及向高位的进位信号。
7．数值比较器7485的功能是对输入的两组4位的二进制数A（A3~A0）和B（B3~B0）进行比较，用三个高电平有效的开关量A>B、A<B和A=B表示比较结果。7485可以通过级联输入a>b，a<b，a=b扩展比较数据的位数，当数组A和B相等时，每个输出等于相应的级联输入。
8．逻辑函数式中的互补变量是存在竞争条件的变量，该变量变化时可能产生冒险现象。消除竞争冒险的方法有加选通信号、修改逻辑设计增加冗余项、加滤波电容。
第五章 1．双稳态触发器是时序逻辑电路的基本元件。根据激励功能分为 RS、D、JK、T和T’触发器。触发器的触发方式分为直接触发、电平触发和边沿触发。直接触发的触发器状态变化只受激励信号控制；
电平触发的触发器在使能电平有效时状态随激励功能改变；
边沿触发的触发器在CP脉冲信号的有效边沿时状态随激励功能改变。
2．触发器的特性方程描述了触发条件满足时次态与激励、现态的逻辑关系。
D触发器的特性方程Qn+1=D，JK触发器的特性方程，T触发器的特性方程。
第六章 1．时序逻辑电路的输出不仅与当前的输入有关，还与其原来的输出状态有关，具有记忆功能。电路含有记忆元件（双稳态触发器），电路中有反馈路径。时序逻辑典型功能电路寄存器、锁存器、计数器、静态随机存储器等。
2. 时序逻辑电路根据电路中触发器的时钟控制方式分为同步和异步两种。同步时序电路中所有触发器由同一时钟信号控制，触发器的状态变化是同时进行的。异步时序电路中至少有一个触发器的时钟信号源与其他触发器不同，各触发器的次态是在其自身的时钟控制有效时才会产生，电路的状态变化不同步。
3. 从电路输出的控制方式分类，时序逻辑电路可分为米利(Mealy)型时序电路和莫尔(Moore)型时序电路。米利型时序逻辑电路的输出是触发器状态和外部输入控制的组合逻辑函数；
莫尔型时序逻辑电路的输出仅受触发器状态控制，与外部输入无关。
4. 计数器在数字系统中可以实现计数、状态机、信号分频、定时、延时等功能，移位寄存器在数字系统中可以实现移存型计数、状态机、信号传输方式转换等功能。
5．集成计数器可以利用输出状态控制反馈清零或反馈置数来减少有效状态数。当计数器的清零或预置控制为异步方式时，产生控制信号的状态为无效状态；
当计数器的清零或预置控制方式为同步方式（CP脉冲必须同时有效）时，产生控制信号的状态为有效效态。
6．集成计数器可以通过级联使有效状态数增加（级联计数器的模相乘）。
7．移存型计数器的状态码周期性循环变化，并且具有移位特性。移位寄存器采用输出状态控制串行输入可以实现移存型计数器。
第七章 1．多谐振荡器没有稳定状态，输出自动在“0”和“1”两个暂稳态间切换，能够产生频率一定的矩形脉冲信号。
2．施密特触发器的输入可以是模拟信号，输出是具有两个稳定状态的数字信号。在输入信号上升达到上触发电平UT+时或下降达到下触发电平UT-时，输出电平翻转。施密特触发器能够对输入信号幅度进行整形。
3． 单稳态触发器只有一个稳定状态。在输入信号激励下，输出进入暂稳态，然后自动回到稳态，从而产生宽度恒定的脉冲信号，单稳态触发器可以对输入信号的宽度进行整形或实现延时、定时功能。
4． 555定时器有两个模拟量的输入，一个开关量输出和一个放电管的OC输出。两个输入分别和两个参考电平U+、U-比较。当两个输入都高于其比较电平时，输出为低电平、放电管导通；
当两个输入都低于其比较电平时，输出为高电平、放电管截止；
当输入信号的幅度都在两个参考电平之间时，输出保持原状态。
5． 555定时器的参考电平U+=0.5U－。U+可以通过555定时器的CON端（5脚）外加电压控制，当CON端（5脚）不加控制电压时，U+等于三分之二的电源电压值。
6． 可重复触发的单稳态触发器在电路处于暂稳态时，新的触发脉冲可以使暂稳态过程重新开始，输出脉冲的宽度可以由触发信号控制无限延长。在输入脉冲周期小于电路的暂稳态时间时，电路不能回到稳态。
第八章 1． 随机存储器RAM能够随时在存储器任意指定的单元中存、取信息，但系统断电后存储信息丢失。只读存储器ROM在系统运行中ROM只能读出指定单元中的信息但不能修改信息，系统断电存储器的信息不会丢失。
2． 存储器的地址码位数n决定了存储器所含的存储单元的个数N（N =2 n ），即存储器的字数。存储器数据线的位数m决定了存储器的字长。存储器含有的存储元总数称为存储容量M， M = N× m（容量等于字数乘以字长）。
3． 当存储系统的信息字数或字长超过所选存储器的的字数或字长时需要扩展。扩展需要的存储器数量=扩展后的总存储容量÷单片存储器容量。
第九章 1． R-2R倒T形电阻网络D/A转换器的输出电压范围与参考电压的幅值有关，转换分辨率取决于输入数字码的位数。
2． 数模转换器输出的模拟电压Uo与输入的数字值ND成正比，Uo=NDULSB；
其中分辨电压，Uref是参考基准电压。
3．模数转换器的输出数字值ND，根据量化方式不同ND的取值可以去零留整或四舍五入，转换误差ε≈ui-NDULSB。模数转换器的最大输入电压uimax=ULSB（2n-1），ULSB. 4． 并行ADC的转换速度最快，但分辨率提高时器件成本剧增。逐位逼近ADC的性价比高，分辨率较高，转换速度较快。双积分ADC的分辨率可以很高，抗周期性干扰能力强，转换速度最低。
参考习题：
1.2、1.3、1.6、1.7、1.9、2.3、2.4、2.5、2.6、2.12、3.5、3.8、3.13、4.4、4.9、4.10、4.12、5.2、5.3、5.13、6.11、6.17、6.26、6.29、7.5、7.10、8.4、8.5、9.10、9.13、9.14、9.21
